從計算機行業(yè)的早期開始，芯片設(shè)計人員就對晶體管有著永不滿足的胃口。英特爾于 1971 年推出了具有 2,300 個晶體管的 4004 微處理器，這引發(fā)了微處理器革命；到了今天，主流CPU有數(shù)百億的晶體管。(半導(dǎo)體求職)
在過去多年的發(fā)展中，改變的是如何將更高的晶體管預(yù)算轉(zhuǎn)化為更好的芯片和系統(tǒng)。在 2000 年代初期的 Dennard Scaling 時代，縮小的晶體管推動了芯片功率、性能和面積成本（或 PPAC）的同步改進。設(shè)計人員可以提高單核 CPU 的時鐘速度，以加速現(xiàn)有軟件應(yīng)用程序的性能，同時保持合理的功耗和熱量。當(dāng)無法在不產(chǎn)生過多熱量的情況下將單核芯片推向更高速度時，Dennard 縮放就結(jié)束了。結(jié)果，功率（下圖中的橙色線）和頻率（下圖中的綠色）都停止了。
新架構(gòu)
設(shè)計人員使用越來越多的晶體管來添加 CPU 內(nèi)核（上圖中黑色部分）和并行化的軟件應(yīng)用程序，以使計算工作負載能夠跨更多內(nèi)核劃分。最終，并行性達到了 Amdahl 擴展的極限（上圖藍色），業(yè)界使用越來越多的晶體管來整合 GPU 和 TPU，這些 GPU 和 TPU 繼續(xù)隨著核心數(shù)量的增加而擴展，從而加速了 3D 圖形和機器學(xué)習(xí)算法等工作負載。今天，我們正處于一個以新架構(gòu)為特征的時代——性能來自內(nèi)核和加速器，由增加的晶體管預(yù)算和更大的芯片尺寸推動。但正如我將在本博客后面解釋的那樣，新的限制正在迅速接近。
EUV 來了，現(xiàn)在怎么辦？
EUV 光刻技術(shù)已經(jīng)問世，使得在芯片上打印更小的晶體管特征和導(dǎo)線成為可能。但這些從業(yè)者也在期間也面臨一些挑戰(zhàn)。
首先，面板暴露了一個對某些人來說違反直覺的挑戰(zhàn)：在芯片制造中，越小不一定越好，因為在同一空間中封裝的晶體管觸點和互連線越多，芯片的速度就越慢，能效就越低。正如一位從業(yè)人員在2019年的IEDM的一個討論會解釋的那樣，“休斯頓我們遇到了一個問題……互連電阻仍然非常非常高。如果我們不解決互連問題，我們就不會有更好的晶體管。”
其次，除了揭示與 EUV 縮放相關(guān)的布線電阻挑戰(zhàn)外，改討論會參與者還預(yù)測了背面配電網(wǎng)絡(luò)的到來——這是一種設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 技術(shù)，目前已出現(xiàn)在領(lǐng)先芯片制造商的路線圖中。它允許邏輯密度增加高達 30%，而無需對光刻進行任何更改。
第三，上述討論會成員改還提出了這樣一種想法，即我們現(xiàn)在正處于摩爾定律的第四次演變中，正如其中一位成員所描述的那樣，芯片制造商可以通過設(shè)計在各種節(jié)點上制造的芯片“然后使用先進的封裝將它們縫合在一起”來降低成本. 事實上，早在 57 年前，Moore 博士就已經(jīng)預(yù)言了正在興起的異構(gòu)設(shè)計和集成時代，他寫道：“事實證明，使用提供必要的靈活性。”
提高功率和性能所需的布線創(chuàng)新
EUV 的出現(xiàn)使制造商能夠使用單次曝光以 25nm 間距打印特征，從而簡化了圖案化。不幸的是，使芯片布線更小并不能使它變得更好。EUV 縮放的電阻挑戰(zhàn)存在于最小的晶體管觸點、通孔和互連中，這就是需要材料工程創(chuàng)新的地方。
芯片中最小的導(dǎo)線是為晶體管的柵極、源極和漏極供電的觸點。觸點將晶體管連接到周圍的互連線，該互連線由金屬線和通孔組成，允許將電源和信號路由到晶體管并貫穿整個芯片。
為了創(chuàng)建布線，我們在電介質(zhì)材料中蝕刻出溝槽，然后使用金屬疊層沉積布線，該金屬疊層通常包括一個阻擋層，可防止金屬與電介質(zhì)混合；促進粘附的襯墊層；促進金屬填充的種子層；晶體管觸點使用鎢或鈷等金屬，互連線使用銅。
不幸的是，阻擋層和襯墊不能很好地擴展，并且隨著我們使用 EUV 縮小溝槽圖案，阻擋層和襯墊占用的空間比例增加，而可用于布線的空間減少了。布線越小，電阻越高。
使用背面配電網(wǎng)絡(luò)改進邏輯擴展
晶體管由電線網(wǎng)絡(luò)供電，電線網(wǎng)絡(luò)將電壓從片外穩(wěn)壓器通過芯片的所有金屬層傳輸?shù)矫總€邏輯單元。在芯片的 12 個或更多金屬層中的每一層，布線電阻都會降低電源電壓。
供電網(wǎng)絡(luò)的設(shè)計裕度可以承受穩(wěn)壓器和晶體管之間 10% 的壓降。使用 EUV 進一步擴展線路和過孔會導(dǎo)致更高的電阻和布線擁塞。因此，如果不經(jīng)歷高達 50% 的電壓降，我們可能無法使用現(xiàn)有的電力傳輸技術(shù)擴展到 3nm 以上，從而產(chǎn)生嚴重的晶體管可靠性問題。
在每個邏輯單元內(nèi)，電源線（也稱為“軌道”）需要具有一定的尺寸，以便為晶體管提供足夠的電壓以進行切換。它們不能像晶體管結(jié)構(gòu)和信號線等其他邏輯單元組件那樣擴展。因此，電源軌現(xiàn)在比其他元件寬約三倍，對邏輯密度擴展構(gòu)成了主要障礙。
解決方案是一個簡單而優(yōu)雅的想法：既然邏輯晶圓是地球上最有價值的不動產(chǎn)——現(xiàn)在每英畝的成本接近 10 億美元——為什么不將所有電源線移到背面的空置不動產(chǎn)上呢？晶圓，從而解決電壓降問題和邏輯單元縮放難題——并顯著增加價值？
“背面供電網(wǎng)絡(luò)”將繞過芯片的 12 個或更多布線層，以將電壓降降低多達 7 倍。從邏輯單元中移除電源軌可以使邏輯密度在相同的光刻間距下最多縮放 30%——相當(dāng)于兩代 EUV 縮放。
根據(jù)公開信息，芯片制造商現(xiàn)在正在評估三種不同的背面供電架構(gòu)，每種架構(gòu)都有設(shè)計權(quán)衡。一些方法將更容易制造，而其他更復(fù)雜的方法可以最大限度地擴大面積。
異構(gòu)集成在芯片和系統(tǒng)級別推動 PPACt
隨著晶體管數(shù)量繼續(xù)呈指數(shù)增長，而 2D 縮放速度減慢，芯片尺寸正在增加，并推高了“光罩限制”，即 858mm 2是可以印刷在晶圓上的最大掩模圖案。當(dāng)摩爾定律運行良好時，設(shè)計人員可以在該空間中放置大量高性能 PC 和服務(wù)器芯片，或少量極高性能服務(wù)器芯片。今天，服務(wù)器、GPU 甚至 PC 芯片的設(shè)計者想要的晶體管數(shù)量超過了標線片區(qū)域所能容納的數(shù)量。這迫使并加速了行業(yè)向使用先進封裝技術(shù)的異構(gòu)設(shè)計和集成的過渡。(芯片求職招聘網(wǎng))
從概念上講，如果兩個芯片可以使用它們的后端互連線連接，那么異構(gòu)芯片可以作為一個芯片執(zhí)行，從而克服標線限制。事實上，這個概念是存在的：它被稱為混合鍵合，現(xiàn)在它正在領(lǐng)先芯片制造商的路線圖中出現(xiàn)。一個有前途的例子是將大型 SRAM 高速緩存芯片與 CPU 芯片結(jié)合，以同時克服標線限制、加快開發(fā)時間、提高性能、減小芯片尺寸、提高產(chǎn)量和降低成本。SRAM 緩存可以使用舊的、折舊的制造節(jié)點來構(gòu)建，以進一步降低成本。此外，使用先進的基板和封裝技術(shù)，例如硅通孔，設(shè)計人員可以引入其他無法很好擴展的技術(shù)，例如 DRAM 和閃存、模擬等等。
來源:半導(dǎo)體行業(yè)觀察
